Разработка вычислительного устройства

Разработать вычислительное устройство, выполняющее следующие операции:

· изменение знака числа

· деление чисел

Числа представлены в формате с плавающей точкой с разрядностью 18+6.

Описание структурной схемы устройства с ее обоснованием

Структурная схема устройства представлена на рисунке 1 . Она состоит из двух частей. Первая часть схемы, в состав которой входят регистры A_o и B_o и сумматор, предназначена для работы с порядками чисел. Вторая часть схемы, состоящая из регистров A_m , B_m и Z, мультиплексора, сумматора и компаратора предназначена для работы с мантиссами чисел.

При выполнении операции деления используется два числа - A (делимое)и B (делитель). Число A хранится в регистрах A_o и A_m соответственно порядок и мантисса. Число B хранится в регистрах B_o и B_m соответственно порядок и мантисса.

В начале работы делимое A заносится в регистры: мантисса в регистр A_m с помощью сигнала Y₃ , порядок в регистр A_o - Y₄ , а делитель B: мантисса в регистр B_m (Y₅ ), порядок в регистр B_o (Y₆ ). Мантисса делимого A сдвигается влево путем косой передачи из регистра A_m в сумматор. Делитель B поступает в сумматор SM из регистра B_m в прямом или обратном кодах (Y₉ ). Дополнительный код делимого образуется в SM за счет подсуммирования обратного кода делимого B сигналом “+1SM” (Y₁₀ ).

Цифры частного Z_i ,определяемые по знаку частичных остатков в регистре A_m , фиксируются в регистре Z путем последовательного занесения их в младший разряд регистра Z (Y₇ ) и сдвига содержимого регистра Z (Y₈ ).

Порядок частного определяется вычитанием порядков на SM путем подачи обратного значения порядка делителя из регистра B_o и фиксации результата в регистре B_o .

При выполнении операции изменения знака используется одно число. Числозаписывается в регистр B_m (Y₅ ) и подается на сумматор SM в обратном коде (Y₉ ) и записывается в регистр A_m (Y₃ ) с предварительнымподсумированием единицы в сумматоре (Y₁₀ ).

Рисунок 1

Описание блок-схемы алгоритма выполнения операций и ее микропрограммной реализации.

Блок-схема выполнения операций представлена на рисунке 2.

В начале работы гасится выходная готовность (Y₁₄ ) и проверяется входная готовность (P₁ ). После получения сигнала входной готовности обнуляются регистры A_o и A_m (Y₀ ), B_o и B_m (Y₁ ) и Z (Y₂ ). Далее проверяется код операции (P₂ ) для определения дальнейших действий.

Операция изменения знака числа - ветвь один.

Записываем исходное число в регистр Bm (Y₅ ). Передаем на SM его обратный код с подсуммированием единицы младшего разряда (Y₁₀ ). Данные с SM записываем в регистр A_m (Y₃ ). После этого устанавливаем выходную готовность (Y₁₃ )и заканчиваем работу.

Операция деления чисел - ветвь два.

Производим запись: мантиссы делимого в регистр A_m (Y₃ ),порядка делимого в регистр A_o (Y₄ ) и мантиссы и порядка делителя в регистр B_m (Y₅ ) и B_o (Y₆ ) соответственно. Вычисляем разность порядков чисел путем сложения первого порядка с обратным кодом второго (Y₁₁ )и сохраняем результат в регистре B_o (Y₆ ). Проверяем равенство делителя нулю (P₃ ). Если делитель равен нулю, то сигнализируем об ошибке аргументов и устанавливаем выходную готовность (Y₁₃ ).Если делитель не равен нулю, тогда деление возможно и начинается цикл поразрядного получения мантиссы частного. На SM передается сдвинутое косой передачей в сторону старших разрядов делимое и обратный код делителя (Y₉ ) с подсуммированием единицы младшего разряда (Y₁₀ ). С выхода SM частичный остаток заносится в регистр A_m (Y₃ ). Цифра модуля частного вычисляется как сумма по модулю два знаковых разрядов частичного остатка и делителя и заносится в предварительно сдвинутый на один разряд влево (Y₈ ) регистр Z (Y₇ ). Проверяем счетчик чисел (P₄ ). Если он не равен нулю, продолжаем цикл по определению разрядов частного. Если счетчик равен нулю, то мы определили все разряды частного, и переходим к нормализации результата. Если число не нормализовано (P₆ ), то производим сдвиг Z в сторону старших разрядов (Y₈ )и уменьшение порядка (Y₁₂ ). После нормализации числа устанавливаем выходную готовность и заканчиваем работу.

Для реализации устройства используется управляющий автомат с выделенной адресной памятью, его схема изображена на рисунке 3, в таблице 1 представлены состояния его переходов, в таблице 2 управляющие сигналы и в таблице 4 описаны префиксные функции.

Рисунок 2