Серверные платформы RISC/UNIX

История проекта Alpha

Говоря о RISC/UNIX-платформах, нельзя не вспомнить проект Alpha. В 1989 году компания Digital Equipment Corporation. (DEC), подталкиваемая моральным старением собственной VAX-архитектуры и стремительным натиском перспективных RISC-платформ, принялась за создание инновационной 64-разрядной RISC-архитектуры, ориентированной на максимально возможную совместимость с системами VAX, чтобы облегчить перенос операционной системы VAX/VMS и всего наработанного за предыдущие годы сопутствующего ПО на новую, более производительную и гибкую аппаратную среду.

Первые более или менее подробные сведения об архитектуре Alpha относятся к 1992 г. Тогда же было оговорено, что термин Alpha — это кодовое наименование, и к моменту выпуска первых процессоров оно будет заменено официальным. Согласно анонсам, новая платформа имела 64-разрядную RISC-архитектуру с инструкциями фиксированной (32 бита) длины. Подробнее о процессорах Alpha можно прочитать в разделе «Процессоры».

Вскоре проект вступил в производственную стадию, все силы, связанные с ним, были реорганизованы в одно из ведущих подразделений корпорации DEC. Новая архитектура получила официальное название АХР или Alpha АХР, планировалось, что время ее активной жизни составит как минимум 25 лет.

Первый процессор из семейства Alpha имел индексное обозначение 21064, где часть 21 указывала на то, что Alpha — архитектура XXI века, 0 означал порядковый номер процессорного поколения, а 64 — разрядность архитектуры в битах. Кроме того, ему присвоили кодовое наименование EV4, которое по одной из не подтвержденных официально версий является аббревиатурой «Extended VAX». Цифра 4 на конце означает поколение технологического процесса, в данном случае это CMOS4. Интересно, что в дальнейшем кодовое название стало даже более распространенным, чем официальные индексы, и поколения процессоров семейства Alpha определяются и отсчитываются именно по нему.

Первые наборы системных микросхем для поколения EV4 были рассчитаны на использование периферийных шин TURBOchannel, FutureBus+ и XMI; однако, несмотря на техническое совершенство, они не получили широкого распространения из-за небольшого количества совместимого оборудования. В начале 1994 г. был представлен набор системных микросхем DEC Apecs в вариантах с 64- и 128-разрядной шиной данных, ориентированный на стандартные шинные архитектуры PCI и ISA/EISA, при этом работа с шинами ISA и EISA была реализована посредством внешних стандартных мостов.

Разработка реальных продуктов на базе архитектуры Alpha нисколько не отставала от процесса совершенствования ее самой — уже в ноябре 1992 г. на базе процессора EV4 с тактовой частотой 150 МГц и соответствующего системного окружения была построена первая рабочая станция архитектуры Alpha — DEC 3000 Model 500 АХР (кодовое наименование Flamingo).

Для поколения EV5 был разработан НМС DEC А1соr со следующими параметрами: частота системной шины 33 МГц, использование до 64 Мбайт внешней кэш-памяти и до 8 Гбайт оперативной памяти FPM ЕСС (при разрядности шины памяти 256 бит), совместимость с 64-разрядной 33-МГц шиной PCI. Работа с шинами ISA/EISA, как и прежде, была реализована посредством внешнего контроллера. Дисковый контроллер стандарта IDE отсутствовал, однако была предусмотрена возможность интеграции отдельной микросхемы независимых изготовителей. Одновременно с запуском в производство EV56 была выпущена модификация Alcor, поддерживающая BWX, — Alcor 2. В дальнейшем появился НМС Pyxis, обеспечивший работу с системной шиной на частоте 66 МГц и использование 66-МГц оперативной памяти SDRAM ЕСС (при разрядности шины памяти в 128 бит).

Для процессоров серии 21264 (EV6) было спроектировано два набора системных микросхем — DEC Tsunami (известных также как Typhoon) и AMD Irongate или AMD-751. Решение корпорации DEC было направлено на повышение масштабируемости платформы Alpha: на основе Tsunami проектировали однопроцессорные, двухпроцессорные и четырехпроцессорные системы с разрядностью шины памяти от 128 до 512 бит. В качестве ОЗУ использовались модули регистровой памяти SDRAM с ЕСС-коррекцией, работающие на частоте 83 МГц. НМС DEC Tsunami обеспечивал работу сразу нескольких 64-разрядных 33-МГц шин PCI. Гибкость построения конечных систем достигалась благодаря разделению НМС на множество обособленных компонентов. В распоряжении разработчиков находились контроллеры системной шины — C-chips (по одному на каждый процессор), контроллеры шины памяти — D-chips (по одному на каждые 64 разряда шины) и контроллеры шины PCI — P-chips (по одному на каждую требуемую шину). Впрочем, подобный подход имел и некоторые недостатки — в некоторых системах, например AlphaPC 264DP, совокупное число используемых микросхем доходило до 12, что отрицательно сказывалось на их конечной стоимости. НМС AMD Irongate разрабатывался изначально как «северный мост» для системных плат под процессоры Athlon, однако его также использовали в некоторых решениях для семейства Alpha — например UP1000 и UP 1100. Irongate представлял собой одну-единственную микросхему, а потому стоил намного дешевле DEC Tsunami, а, кроме того, обладал более низким энергопотреблением. Однако из-за отсутствия многопроцессорности и узкой шины памяти он не позволял серьезно раскрыться потенциалу процессоров семейства 21264.

1998 г. ознаменовался для платформы Alpha серьезными событиями, сулившими неплохое будущее — в феврале 1998 г. между DEC и Samsung было заклю